AMD“Strix Halo” Zen 5移动处理器曝光：Chiplet设计、用256-bit LPDDR5X

IT之家 4 月 20 日消息，网友“新加坡妖王”昨日在 Chiphell 论坛发帖，分享了关于 AMD “Strix Halo” 移动处理器的幻灯片信息，并表示图片信息均为推测。

“Strix Halo”是现有“Hawk Point”、“Phoenix”的后续移动处理器，但其核显性能媲美独显。

“Strix Halo” 基于芯粒（Chiplets）设计，包含一个或两个 Zen 5 CCD，在较大的 SoC Die 上封装超大核显以及 256-bit LPDDR5X 内存控制器。

“Strix Halo” 处理器核显采用 RDNA 3+ 架构，拥有 40 个 RDNA 计算单元。这相当于 2,560 个流处理器、80 个人工智能加速器、40 个光线加速器、160 个 TMU 和未知数量的 ROP（我们预测至少 64 个）。幻灯片预测核显引擎时钟频率高达 3.00 GHz。